LCD má mnoho výhod, jako je nízké pracovní napětí, nízká spotřeba energie, velké množství informací na displeji, dlouhá životnost, snadná integrace, snadná přenositelnost a nízké znečištění elektromagnetickým zářením. Vyvstala v technologii zobrazení a je široce používána v mobilních telefonech, PDA produktech a kapesních zařízeních. Přístroje a ostatní přenosné elektronické výrobky a přístroje.
Obvod LCD mechaniky je důležitou součástí displeje s tekutými krystaly a je okruhem rozhraní mezi počítačem (nebo MCU) a panelem z tekutých krystalů. Jeho hlavní funkcí je modulovat fázovou a špičkovou hodnotu potenciálního signálu, který je veden na elektrody displeje s tekutými krystaly. Frekvence a další parametry pro vytvoření elektrického pole střídavého pohonu. Vzhledem k velkému rozdílu v specifikacích LCD je konvenční metodou vyvinout vyhrazený obvod pro každý typ LCD. Takový návrh ztrácí čas a má špatnou opakovatelnost. Z tohoto důvodu je nutné navrhnout jádro IP, které lze použít pro většinu obvodů malých měřících jednotek LCD, a je nutné vyřešit tento problém multiplexováním jádra IP. V současné době pouze Yu-Jung Huang a další z univerzity I-Shou navrhli IP jádra, která dokáží řídit LCD displeje různých velikostí pro dosažení této funkce vložením vestavěných mikroprocesorů do systému. Tento integrovaný mikroprocesor však činí systém složitějším a nákladnějším. IP jádro hnacího obvodu, které je navrženo pro pohon LCD různých velikostí, je implementováno pomocí FPGA, což může účinně překonat nevýhody složitosti obvodového systému a vysokých nákladů.
IP základní struktura systému
Obrázek 1 Struktura systému IP jádra
IP diagram kaskády jádra
Obrázek 2 Uspořádání IP kaskády
Výsledky simulace funkce řízení linky
Obrázek 3 Výsledky simulace funkce řízení řádků
Výsledky simulace funkce sloupce
Obrázek 4 výsledky simulace řídicí funkce sloupce
Specifikace návrhu
Aby bylo možné uspokojit skutečné potřeby většiny dnešních menších aplikací LCD displeje, je jádrový čipový obvod IP čipu LCD navržený v tomto papíře s 64 výstupy COM (řady) a 64 SEG (sloupcovými) a má vysokorychlostní 8 bit paralelní rozhraní MCU. A sériové rozhraní, čip obsahuje paměť RAM, která uchovává zobrazovaná data, a má speciálně navržené 10 ovládacích koncových bodů a může ovládat pohodlně a flexibilně. Má převážně následující hlavní funkce:
1. Zajistěte časový signál skenování a zobrazte data signálu pro displej z tekutých krystalů;
2, podporují přímé spojení s MCU ve formě sběrnice;
3, může řídit různé stupnice LCD (n & TImes, m), n může být spojitou hodnotou (n = 0 ~ 63), m může mít pouze násobek 8 (m = 8k, k přirozené číslo);
4. Podporuje kaskádu mezi IP jádry pro ovládání větších LCD displejů, podporuje až 4 kaskádové kaskádové kaskádové a mezikloubkové kaskády;
5, může poskytnout širší rozsah výstupního napětí měniče pro přizpůsobení se různým LCD zařízením;
6, aby bylo možné zobrazit obraz v obraze, rozdělený displej a další funkce.
IP design jádra
V tomto příspěvku nejprve rozdělíme čip podle hierarchických funkcí na první pohled a současně se zaměříme na stávající zkušenosti s navrhováním čipů řady LCD a kombinujeme metodu návrhu "zdola nahoru" pro návrh některých modulů. Konečně Podle konstrukčního rámce systému je každý modul koordinován a celkové funkční otestování čipu se provádí tak, aby splňovalo požadavky specifikace návrhu.
struktura systému
Struktura IP jádrového systému navrženého v tomto dokumentu je znázorněna na obrázku 1. IP jádro se skládá především z následujících modulů: line scan a sloupcový modul ovladače signálu, hladinový posuvník, přednastavitelný počitadlový čítač, modul západky dat, řídicí logika modul, zobrazovací data RAM a modul dekódování adres, modul rozhraní MCU. Některé z těchto velkých modulů lze také rozdělit do několika dílčích modulů.
Každý návrh modulu
Modul rozhraní MCU
Modul rozhraní MCU je rozhraní pro komunikaci mezi jádrem IP a externím řadičem (MCU) a je kanálem pro přenos dat. MCU zapíše příkazy, přečte stav nebo zobrazuje data na čipu ovladače LCD prostřednictvím tohoto rozhraní. Současně rozhraní také přijímá řízení dekodéru příkazu, takže kombinované čtení a zápis a vnitřní operace. Čip je implementován složitějšími interními kombinacemi logických a sekvenčních logických obvodů, které mohou být kompatibilní se dvěma hlavními MCU řídicími signály a podporují sériové / paralelní dva provozní režimy dat.
Modul obsahuje několik dílčích modulů běžně používaných v modulu rozhraní MCU existujícího běžného obvodu řízení LCD, jako je například podmodul datové sběrnice (8 bitů), podmodul rušivého stavu detekce, řídící jednotka pro čtení a zápis -module a modulu uvolnění modulu MCU. Byla přidána nová řadová kaskádní a sloupcová kaskádovitá řídící submodul. Datová sběrnice se používá hlavně pro interní i externí výměny dat; podřízený detekční stav obsazeného stavu se používá k určení stavu MCU, generuje systém obsazovacího signálu pro koordinaci operací čtení a zápisu signálu a přijímání interních / externích resetovacích signálů; řídící submodul pro čtení a zápis se používá k generování správné řídící sekvence čtení a zápisu; Funkce uvolnění dílčího modulu MCU se skládá z logické kombinace, v čipu pro provedení procesu "čtení modifikovat a zapisovat" uvolněte modul MCU tak, aby MCU mohl současně provádět další operace; a nový kaskádový řadič Hlavní funkcí modulu je dosáhnout zřetězení řádků a zřetězení sloupců mezi IP jádry. Může být podporováno až 16 zřetězení IP (4 řady a 4 řádky). CS0 ~ CS1 jsou kaskádové řídicí porty a CS2 ~ CS3 jsou úrovně sloupců. Společná kontrola. Předpokládejme například, že je zde LCD (128 & TImes; 256), který může být poháněn 8 IP jádry. Když jsou provedena nastavení, CS je 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, které mohou představovat 2 & TImes; Řídit pole jádra IP. Schéma uspořádání je znázorněno na obrázku 2.
Zobrazí data modulu RAM a adresového dekódování
Tento modul se používá hlavně k ukládání dat, které mají být zobrazeny, a slouží jako vyrovnávací paměť mezi rozhraním MCU a okruhem ovladače signálu, aby se zajistil stabilní výstup dat zobrazení.
Modul obsahuje dva podmoduly: pole RAM a dekodér adres pro ukládání dat zobrazení. Nejprve adresa sloupce je poskytnuta obvodem adresy sloupců, sloupec 8bitových paměťových buněk RAM je vybrán dekodérem adresy sloupců a MCU čte / zapisuje prostřednictvím rozhraní; potom dekodér adresy řádků prohledává paměť RAM v jednotkách řádků. V kombinaci s okruhem zapojení zobrazovacích dat může být celý řádek dat vyveden a veden na displej z tekutých krystalů pro zobrazení pomocí obvodu pro ovládání elektrod.
Modul datové západky
Modul obsahuje dva dílčí moduly: dílčí modul zámku řídicího čísla sloupce a podmodul blokovací jednotky. Podmodul řídicího blokovacího čísla sloupce se skládá z k paralelních 8bitových datových zámků. Hlavní funkcí je zachycení dat na datové sběrnici a její výstup z paměti RAM do paměti RAM pod řídicím signálem a hodinovým signálem modulu řídicí logiky. Signály dat zobrazované na bitové datové sběrnici jsou příslušně zablokovány v odpovídajících 8bitových datových západkách. 64bitové údaje vyžadují vždy 8x a 8 bitů. Podmodul západky řidiče je 64bitová západka pohonu tvořená 64 paralelními paralelními západkami. Jeho úlohou je umístit horní 8 8bitových dat pod řídicí signál a hodinový signál řídicího logického modulu. Data m-bitu přenášená v zámku jsou najednou zapnuta a potom vstupují do modulu ovladače elektrodového signálu sloupce.
Řídicí logický modul
Hlavním úkolem tohoto modulu je řídit přenos dat signálu a vybrat počet sloupcových signálních linek. Podmodulka řídícího zámku čísel sloupce, modulu západky pohonu a generátoru hodin lze ovládat pomocí řídicího vstupu M sloupů pro dosažení funkcí platných pro různé velikosti displejů LCD. Podle potřeb zadáním různých hodnot do řídicího vstupu M řídícího čísla sloupce řídí, kolik řídicích zámků číslicových čísel je v provozním stavu a ostatní západkové jednotky jsou nastaveny do klidového stavu. Údaje v datové paměti RAM se během cyklu provozu přepínají do příslušné řídicí západky číselného sloupce přes 8bitovou datovou sběrnici a poté se v době ovládání hodinového signálu zavírají do západky pohonu pro pohon elektrod. Vstupní signál modulu. Tímto způsobem může IP jádro implementovat funkci řízení počtu vybraných sloupců. Když M je "000", spodní 8 bitů (první západka) řídicí západky čísel kolony pracuje a druhá je volnoběžná a příslušné elektrody jsou SEG0 ~ SEG7; když M je "001" Spouštějí spodní 16 bitů (první a druhá zarážka) řídicí západky sloupku. Všechny ostatní sloupce jsou zdarma. Odpovídající sloupcové elektrody jsou SEG0 ~ SEG15; atd., dokud ovládací prvek sloupku nezapne 64. Bit zaznamená všechny práce, příslušná sloupcová elektroda je SEG0 ~ SEG63.
Modul pohonu elektrod
Modul obsahuje převážně čtyři dílčí moduly: dílčí modul řídící skenovací elektrodu, sloupový signální modul elektrody, převodník hladiny a počitadlo počitadla předvolby.
Funkcí přepínače hladin je přeměna napětí logického signálu na aktuální jízdní napětí LCD aplikovaným řídícím signálem a výstup do hnacího modulu podle aktuálních potřeb aplikace; úlohou dílčího modulu pro řízení skenovací elektrody řady je poskytnout řadovým elektrodám určitou dobu skenovacího signálu impulsu; Funkce dílčího modulu řídícího signálu sloupcového signálu je použít údaje z západky na příslušnou sloupcovou elektrodu a snímací signál řady elektrod, aby se vytvořilo elektrické hnací elektrické pole, čímž se řídí zobrazení LCD zařízení. Počet čítačů prstenců, které lze předem nastavit, může řídit počet řádkových skenovacích elektrod prostřednictvím svorky N (S0 ~ S5) pro řízení čísel řádků pro přizpůsobení LCD displejů různých velikostí a zadání různých hodnot do svorky N řídicího čísla čísel podle ke skutečným potřebám. Řídit počet řádků pro konkrétní úlohu a všechny ostatní elektrody jsou nečinné. Pod kontrolou hodinového signálu lineárního měniče se skenování provádí řádkově po řádku a cyklus se opakuje, dokud není do koncové řídicí svorky N čísla řádku zadána nová hodnota a nový snímek řádkových elektrod je naskenován v řádkovém vedení, line-způsobem. Pokud je například použitý signál N "011011", počet skenovacích elektrod je 27. Submodul řídící skenování řady generuje signál progresivního skenování na řadových elektrodách COM0 COMCOM26 a ostatní řádkové elektrody COM27 COMCOM63 jsou všechny nastaveny na nízkou úroveň. Pokud je nový použitý signál N "100011", dílčí modul řízení snímací elektrody generuje signál pro cirkulační progresivní skenování na řadě elektrod COM0 COMCOM34.
IP základní implementace systému
Za prvé, podle výše uvedené definice a rozdělení celé funkce systému a návrhu každého modulu je každý funkční modul odděleně modelován jazykem VHDL; za druhé, na zařízení FPGA firmy Xilinx je pro simulaci a syntézu používán nástroj ISE EDA. Ladění a optimalizace návrhu; potom použijte VHDL k definování modulu nejvyšší úrovně pro připojení každého modulu a provedení odpovídajícího ladění a ověření systému; konečně získáte obvod ovladače LCD s 64 výstupy COM (řádky) a 64 výstupy SEG (sloupce), vysokorychlostní 8bitové paralelní MCU rozhraní a sériové rozhraní, čip obsahuje paměť RAM pro zobrazovací data a může být kaskádován pro ovládání CS rozšiřte kaskádu tak, aby odpovídala většímu LCD displeji, pomocí ovládacího prvku M sloupku a počtu řádků řídící svorky N pro přizpůsobení různým velikostem LCD.
Simulace a ověřování
Tento článek používá simulační software Xilinx ISE jako simulační nástroj pro ověření navrženého IP jádra ve dvou krocích.
Nejprve tento dokument nejprve provede předběžné ověření funkčnosti každého modulu IP jádra (včetně interních modulů). Potom, s odkazem na pracovní proces čipu, je celý čip simulován jako celek. Obrázky 3 a 4 ukazují výsledky simulace pomocí ISE pro simulaci řídících funkcí řádků a sloupců celého jádra IP. Na obrázku jsou CLK a CLK1 řídicí hodiny přenosu dat a čtecí impulsy řádkové elektrody modulu rozhraní MCU; M a N jsou výběrové řídicí svorky pro sloupové a řady elektrod; nízký dva a dva bity CS jsou kaskádové. Kaskádní řízení končí sloupy.
Výsledky simulace na obr. 3 a 4 ilustrují:
1. Je-li hodnota RESET vysoká, IP jádro je v počátečním nebo čistém stavu; pokud je WRITE vysoká, IP jádro je v provozním stavu a může přijímat data zobrazení.
2. Na stoupající hraně hodin CLK MCU zapisuje 8bitové zobrazovací data do paměti RAM IP jádra paralelně přes rozhraní; na stoupajícím okraji hodin CLK1 vodorovné skenovací elektrody postupně vysílají skenovací impulsy a elektrody signálního sloupce uvádějí data do paměti RAM. Výstup ze SEG.
3. Počet řádků řídících svorek může měnit počet řádků naskenovaných elektrod. Když je svorka N výběru řádku "3E", výstupní signál je na COM0 ~ COM61. Jak je znázorněno na obr. 3, v signálním signálu prvního řádu je skenovací signál vystupován na elektrodě COM61 a řadová elektroda je naskenována řádek za řádek pod řízením řídících hodin řádu; při zadávání hodinového signálu sedmého řádku se hodnota N stane "22", skenovací signál se vyvede na řadovou elektrodu COM33 a postupně se zmenšuje. Provádí se progresivní snímání COM0 ~ COM33.
4. Kontrolní terminál pro číslo sloupce může měnit počet elektrod signálu sloupce. Když je svorka řízení výběru čísel sloupců "110", elektroda SEG je 48bitový výstup; když M je "010", výstup SEG se stává 16 bitů; když M je "101", výstup SEG se stává 40 bitů. ; Když M je "100", výstup SEG se stává 32 bitů.
V tomto článku byly funkčně ověřovány a ověřovány funkce číselného řízení sloupců, ovládání čísel řádků a interkrekvenční kaskádování jádra IP. Omezený prostor zde popisuje pouze funkce čísel sloupců a čísel řádků.
Závěr
Tento článek pojednává o návrhu jádra IP čipu LCD displeje. Podle myšlenky navrženého shora dolů je čip rozdělen na vrstvy a ověřuje se celková funkce čipu. Při funkčním ověřování čipu tento dokument přijímá jazyk popisu hardwaru VHDL pro ověření logické funkce a časového vztahu obvodu. Ovladač LCD displeje využívá parametrický design a má dobrou přenositelnost a lze jej pohodlně aplikovat na různé systémy plochých panelových displejů přenosných přístrojů a PDA a dalších souvisejících produktů.
