Panel displeje, vyrobený LCD displejem z tekutých krystalů, je široce používán ve vojenském vybavení. Tento design používá hardware jako Spartan-3E FPGA. LCD displej s rozlišením 16 znaků, který je vybaven 2 a TImes, obsahuje grafický řadič Sitronix ST7066U, který rozpozná znak nebo čínský znak LCD displeje. Celoobrazovkové zobrazení, celoobrazovkový mobilní displej a jednoznakové zobrazení na obrazovce. Všechny funkce jsou implementovány v jazyce VHDL, aby splňovaly požadavky na LCD displej a dosáhly různých efektů zobrazení.
Díky malým rozměrům, nízké hmotnosti a nízké spotřebě energie mají LCD displeje z tekutých krystalů širokou škálu aplikací. Například jako displejové panely pro letadla, tanky a lodě může být prostor obsazený původním displejem CRT snížen, může se snížit váha přístroje a může být zlepšena mobilita.
Tento design využívá znakový LCD displej s integrovaným grafickým regulátorem Si.tronix ST7066U na vývojové desce Spartan-3E, která provádí: (1) zobrazení jednoho znaku na libovolné pozici a celoobrazovkové a celoobrazovkové zobrazení znaků; (2) Zobrazení vlastních znaků (znaků) a zobrazování jednotlivých znaků znaků na celé obrazovce. Mezi nimi je grafický řadič [1] zodpovědný za přijímání řídicích příkazů a dat a jejich odeslání na LCD displej.
1 grafický řadič Sitronix ST7066U
Řídicí jednotka má tři vnitřní úložné prostory, DD RAM, CGROM a CG RAM, které by měly být inicializovány před odesláním dat.
(1) DD RAM (zobrazovací data RAM)
Kód znaku je uložen. Fyzicky má DD RAM celkem 80 znaků, každý řádek má 40 znaků, ale pouze 16 může být zobrazeno a zbývajících 24 není zobrazeno. Před čtením nebo psaním je nutné inicializovat počítadlo adres. Počítač adresy může být po čtení nebo zápisu udržován konstantní nebo automaticky zvýšen nebo snížen o 1.
(2) CG ROM (generátor znaků ROM)
Bitová mapa písma obsahující každý předem určený znak.
(3) CG RAM (generátor znaků RAM)
Obsahuje 8bitové bitmapy vlastních znaků. Každý bit vlastního znaku se skládá z 5 bodů v 8bitových bitmapách. Specifické použití je stejné jako DD RAM.
1.1 Signály rozhraní s FPGA
Signály rozhraní LCD a FPGA [2] jsou: (1) povolený signál LCD_E; (2) zaregistrujte volbu signálu LCD_RS; (3) kontrolní signál čtení / zápis LCD_RW; (4) čtyři datové linky LCD a datová linka StrataFlash SF_D Reuse 11: 8.
1.2 Časová analýza
Hodnota dat SF_D 11: 8, LCD_RS, LCD_RW musí být stanovena a stabilní nejméně 40 ns předtím, než LCD_E bude vysoká a LCD_E zůstane vysoká nejméně 230 ns. V mnoha aplikacích je LCD_RW vždy nízká, protože data nejsou běžně čtena z displeje.
Jak je znázorněno na obrázku 1, data jsou přenášena ve formátu 8 bitů a je rozdělena na 4 bitové a 4 bitové. První 4 bity a potom 4 malé bity mají interval alespoň 1us. 8bitová operace zápisu má před dalším komunikačním intervalem minimální interval 40 us a zpoždění se po příkazu "clear" musí zvýšit na 1,64 ms.
Návrh LCD LCD založený na FPGA
Obrázek 1 časový diagram rozhraní rozhraní LCD
2 design datového displeje
2.1 Vývojový diagram
Jak je znázorněno na obrázku 2, zobrazení dat na LCD displeji obsahuje inicializaci zapnutí, zobrazení konfigurace, zápis dat na displej a počáteční adresa by měla být nastavena před zápisem dat.
Návrh LCD LCD založený na FPGA
Obrázek 2 Průběh zobrazení LCD displeje
Vývojový deskový krystal je 50 MHz.
